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베릴로그 기초+고급

COURSE FOCUS

이 강의에서 배우는 핵심 실무

베릴로그 기초+고급 과정은 총 26강으로 구성되어 xilinx_ISE 너무쉬운 설치!, Parallel to Serial 회로 및 패리티 비트 생성기 설계, Signal Generator 회로 설계, 디지털 도어락 설계(3/4), 17~20강 베릴로그 요약정리 특강 등을 다룹니다. 초보자 대상으로 단계를 최소화해서 설치 완료합니다. Verilog의 기본 설계 방식들을 이용하여 기본 논리 Gate를 각각 설계하고 시뮬레이션 방식에 대해서 설명합니다.

xilinx_ISE 너무쉬운 설치!
Parallel to Serial 회로 및 패리티 비트 생성기 설계
Signal Generator 회로 설계
디지털 도어락 설계(3/4)
17~20강 베릴로그 요약정리 특강

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ALZIO DEEP GUIDE

Verilog 회로 설계을 더 깊게 이해하기

공개 목록의 00 설치 회차를 포함한 26개 항목은 ISE 설치·게이트·벡터·래치/플립플롭에서 직렬/병렬·도식·분주·FSM·메모리·task/function·도어락과 복습으로 이어집니다. Verilog의 동시 동작을 파형과 회로 구조로 확인하는 과정입니다.

공식 기술정보 확인26강 커리큘럼 연결2026 현재 기술정보

베릴로그 기초+고급 · 26강 · 22시간 31분

01

Verilog 회로 설계은 무엇인가

Verilog는 디지털 회로의 구조와 동작을 표현하는 하드웨어 기술 언어입니다. 소프트웨어 명령을 차례로 실행하는 관점과 회로의 병렬 동작을 구분해야 게이트·레지스터·상태머신을 읽을 수 있습니다.

02

관련 플랫폼과 개발도구의 관계

언어, 시뮬레이터, 합성 도구, FPGA 구현은 역할이 다릅니다. 시뮬레이션은 입력에 따른 모델의 동작을 관찰하고 합성은 구현할 논리 구조로 변환합니다. ISE와 Vivado는 대상 디바이스·프로젝트·지원 조건을 확인해 선택합니다.

03

Verilog 회로 설계의 핵심 기능

기술 자체의 기능과 이 강좌의 직접 학습 범위는 다릅니다. 아래 연결 표시는 저장된 공개 커리큘럼에 근거합니다.

모듈·포트·벡터

회로 단위와 입력·출력 폭을 표현합니다. 연결 폭과 값의 해석을 확인합니다.

기술 참고 · 직접 학습 여부는 아래 회차 연결표에서 확인

조합논리

현재 입력을 바탕으로 논리 출력을 구성합니다. 선택·인코딩·이동의 목적을 구분합니다.

기술 참고 · 직접 학습 여부는 아래 회차 연결표에서 확인

순차논리·클록

저장과 상태 변화를 구성합니다. 래치와 플립플롭의 동작 조건을 파형으로 대조합니다.

기술 참고 · 직접 학습 여부는 아래 회차 연결표에서 확인

FSM·상태

입력과 상태 전환·출력을 연결합니다. Mealy와 Moore의 출력 조건을 구분합니다.

기술 참고 · 직접 학습 여부는 아래 회차 연결표에서 확인

메모리·재사용

RAM·ROM 모델과 task/function을 구성합니다. 모델의 동작과 실제 메모리 자원 추론은 구분합니다.

기술 참고 · 직접 학습 여부는 아래 회차 연결표에서 확인

시뮬레이션·합성

입력 파형과 논리 구조를 점검합니다. 모델 실행 성공만으로 타이밍·배치·실장비 검증이 완료되지는 않습니다.

기술 참고 · 직접 학습 여부는 아래 회차 연결표에서 확인

04

이 과정의 실제 작업 흐름

공개 00~04는 ISE 설치·기본 게이트·3입력 AND·드모르간·벡터·Blocking·래치/플립플롭입니다. 목록 순서는 설치부터 1번째로 집계하며 실제 표시 번호 00과 혼동하지 않도록 안내합니다.

공개 05~16은 변환·패리티·Adder 도식·선택/인코딩·Shifter·분주·Mealy/Moore·신호·RAM/ROM·task/function입니다. 17~20은 도어락의 클록·리셋·블록·통합 파형이고 21~25는 주제별 요약입니다.

00 설치·게이트
벡터·저장소
직렬/병렬·Adder
선택·이동·분주
FSM·메모리·함수
도어락·요약

05

핵심 구조를 이해하는 방법

모듈·포트·신호 폭을 정하고 조합논리와 순차논리를 나눕니다. 래치와 플립플롭, Blocking/Non-Blocking의 동작 조건은 파형과 연결해야 합니다. 클록·리셋·상태와 출력의 관계를 읽고 모델 검증과 실장비 동작을 별도로 확인하세요.

06

실무 적용과 결과 확인

공개 03~06의 벡터 폭과 Blocking/Non-Blocking, 저장소·변환의 입력/출력을 파형에 표시해 보세요. 값이 변하는 시점과 회로 저장의 의미를 나누는 추가 복습입니다.

도어락의 상태·비밀번호 비교·입력·열림 타이머를 블록별로 정리하세요. 오류·알람·열림 결과를 입력 조건과 대조하는 응용 연습이며 실제 보안 제품 인증이나 보드 구현 전체를 제공한다고 표시하지 않습니다.

07

이 강좌에서 집중할 전문주제

Sensitivity List와 대입 방식의 차이를 래치·D-FlipFlop 파형으로 확인하는 공개 04 회차가 핵심입니다. 코드를 소프트웨어의 실행 순서로만 읽지 않고 저장 조건을 설명하는 데 활용합니다.

Adder의 Symbol/Schematic과 도어락 블록 통합을 연결해 모듈의 인터페이스를 읽습니다. 파형이 정상이라는 결과를 물리 핀·타이밍 제약·배치배선 완료로 확대하지 않습니다.

08

현재 기술과 강좌 환경의 관계

ISE 사용은 공개 설치 회차로 확인되지만 정확한 릴리스·디바이스·Verilog 표준은 미확정입니다. AMD의 레거시 디바이스·도구 안내와 현행 Vivado 대상 범위를 구분합니다.

ISE의 Schematic·심볼 흐름과 Vivado의 현재 프로젝트 구조는 같다고 단정하지 않습니다. SystemVerilog·UVM·모든 타이밍 제약·실장비 구현은 본 공개 커리큘럼에서 직접 학습으로 확정되지 않습니다.

09

목적에 맞는 기술 선택과 비교

아래 비교는 목적과 작업 구조를 선택하기 위한 안내입니다. 다른 기술 전체를 본 강좌에서 가르친다는 뜻은 아닙니다.

목적에 맞는 기술 선택과 비교
선택지	작업 접근	이 강좌와의 관계
349번	ISE·00 설치·도식·도어락	레거시 도구 맥락
830번	Vivado·게이트부터 25항목	다른 도구 흐름
VHDL	형식·신호·패키지 기반 표현	다른 HDL 비교

10

기술개념과 알지오 커리큘럼 연결

회차는 공개 커리큘럼의 실제 순서입니다. 실습 후 응용 제안과 현재 기술 참고정보를 강의에서 제공하는 실습으로 해석하지 않습니다.

기술개념과 알지오 커리큘럼 연결
기능·개념	무엇인가	실무 의미	강좌 회차	학습 상태
설치·게이트·벡터	공개 00~03	순서와 표시 번호 구분	1·2·3·4강	강좌에서 직접 학습
저장·변환·도식	공개 04~07	플립플롭·패리티·Adder	5·6·7·8강	강좌에서 직접 학습
선택·분주·FSM	공개 08~13	상태와 파형	9·10·11·12·13·14강	강좌에서 직접 학습
메모리·서브프로그램	공개 14~16	RAM/ROM·task/function	15·16·17강	강좌에서 직접 학습
도어락	공개 17~20	블록과 통합	18·19·20·21강	강좌에서 직접 학습
복습	공개 21~25	기존 주제 정리	22·23·24·25·26강	강좌에서 직접 학습

11

처음 배울 때 자주 생기는 오해

00 설치도 회차 연결에 포함되나?

공개 목록의 첫 항목으로 포함했습니다. 표의 회차는 공개 순서이며 화면 번호와 구분합니다.

Blocking은 순차회로라는 뜻인가?

대입 의미와 실제 회로 저장 조건을 파형에서 구분합니다. 공개 03~04를 연결하세요.

시뮬레이션이면 FPGA 구현도 완료인가?

모델 검증과 합성·타이밍·물리 구현·보드 확인은 별개입니다.

RAM 모델이면 모든 메모리 자원이 동일하게 만들어지나?

공개 14~15의 모델과 실제 합성 자원은 도구·디바이스 조건에 따라 확인합니다.

ISE면 모든 현행 FPGA를 지원하나?

지원 디바이스와 도구를 AMD 안내에서 대조해야 합니다.

도어락 실습이 실제 제품의 보안 보장인가?

공개 17~20의 회로·파형 범위입니다. 제품 보안·인증·실장비 운영은 확인되지 않습니다.

12

다음 학습 방향

Verilog Vivado 기초+실무

Verilog Vivado 기초+실무 과정에서 Vivado 환경의 모듈·시뮬레이션·도어락 흐름을 비교합니다.

자료 보기 →

VHDL 기초 + 실무

VHDL 기초 + 실무 과정에서 ISE에서 다른 HDL의 버스·부프로그램·패키지를 비교합니다.

자료 보기 →

Verilog 회로 설계 관련 과정 비교

입문·실무·심화 과정의 실제 커리큘럼을 목적에 맞게 비교합니다.

자료 보기 →

실습과 복습 계획

새 환경에서 예제를 확인하고 학습 계획을 세우는 방법을 살펴봅니다.

자료 보기 →

베릴로그 기초+고급

베릴로그 기초+고급

베릴로그 기초+고급

강의구성
(26강) 전체 : 22시간 31분|평균 : 51분57초

이용기간/강사
1개월2개월
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증빙가능
수료증, 수강증, 학습진도

수강료
330,000원165,000원

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수강 전 꼭 확인하세요

수강 전 자주 묻는 내용을 간단히 안내드립니다.

Q 초보자도 교재 없이 수강 가능한가요? 프로그램 정보는?

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네, 영상과 실습자료로 쉽게 학습할 수 있습니다. 알지오는 원격평생교육원으로 프로그램 관련 정보는 제공하지 않습니다.

00.10분 xilinx_ISE 너무쉬운 설치!
초보자 대상으로 단계를 최소화해서 설치 완료합니다.

가상머신에서 ISE와 가상화, ISE설치와 여러단계 에러처리 머신, 설치후 실행에러
01.60분 Verilog를 이용한 기본 Gate 설계
Verilog의 기본 설계 방식들을 이용하여 기본 논리 Gate를 각각 설계하고 시뮬레이션 방식에 대해서 설명합니다.

베릴로그의 개념, 베릴로그 사용법, 새 프로젝트 생성, New Source (and_gate), 베릴로그의 기본 구조, input, output, error 점검, New Source (test bench), test bench error 점검, 시뮬레이션 확인, new Source (or_gate), Behavioral description, test bench 점검, 시뮬레이션 확인, new Source (xor_gate), gate level, 시뮬레이션 확인, New Source (gates), Create RTL, test bench 점검, 시뮬레이션 확인
02.50분 3입력 and gate 알고리즘화 및 최적화의 이해
3개의 입력신호에 대한 and gate 설계, 드모르간의 정리를 Verilog 언어로 표현, gate_level로 설계할 수 있는 프리미티브 로직들을 모두 설계, RTL Schematic을 보면서 최적화 부분에 대해 설명, 시뮬레이션으로 동작을 검증합니다.

새 프로젝트 생성, New Source (Modules), assign, 동작 확인 (Check Syntax), test bench 점검, 시뮬레이션 확인, New Source (3개의 입력을 갖는 게이트), 등가 표현 방법, 동작 확인 (Check Syntax), test bench 점검, 시뮬레이션 확인, New Source (최적화), 최적화, Create Technology Schematic, test bench 점검, 시뮬레이션 확인
03.57분 데이터 형태와 Vector 변수의 이해
Verilog의 데이터 형태, Vector 변수를 선언하는 방법, Vector로 선언한 변수를 이용해 계산식에 따른 출력이 변화되는 코딩 작성, Blocking 문장에 대해 설명합니다.

변수의 이해, NET와 REGISTER, Module의 구성, New project, New Source, input, output 작성, parameter, 형태와 순서, initial, assign, always, Synthesize, test bench 점검, 시뮬레이션 확인, 변수값 계산의 순서
04.1시간 2분 Latch 및 D-FlipFlop 설계
Latch와 D-FlipFlop을 코딩, Sensitivity List와 Blocking/Non-Blocking 문장에 따른 동작 변화를 시뮬레이션을 통해 확인합니다.

New Project, New Source (Latch 설계), wire 선언, gate level을 활용한 설계, test bench 점검, 시뮬레이션 확인, New Source (Latch_d 설계), 알고리즘 level을 이용한 설계, test bench 점검, 시뮬레이션 확인, Blocking과 Non-Blocking, New Source (Bloking과 Non-Blocking), test bench 점검, 시뮬레이션 확인, New Source (D-FlipFlop), test bench 점검, 시뮬레이션 확인
05.1시간 6분 Shifter 및 카운터를 이용한 Serial to Parallel 회로 설계
플립플롭의 배열을 간단하게 설계하는 방법, 카운터 회로 설계와 코딩, 플립플롭과 카운터 회로를 이용한 Serial to Parallel 회로 설계하고 각각의 동작에 대해 시뮬레이션을 통해 검증합니다.

New Project (D-FlipFlop을 활용한 설계), New Source (Shifter), generation, 오류 점검, Create RTL, test bench 점검, 시뮬레이션 확인, 입력값 변경 후 시뮬레이션, New Source (counter), always, test bench 점검, 시뮬레이션 확인, 입력값 변경 후 시뮬레이션, New Source (Serial to Parallel), integer, wire, assign, generate, test bench 점검, 시뮬레이션 확인
06.49분 Parallel to Serial 회로 및 패리티 비트 생성기 설계
Parallel to Serial 회로 설계, 패리티 비트 생성기 설계, 통신에 있어서 오류를 검출하는 개념 이해, 병렬처리 설계가 필요한 이유와 실제 어느 분야에서 많이 사용되는지 구체적으로 설명합니다.

New project 생성, New source (partoser), input, outpout, register, integer, always, test bench 점검, 시뮬레이션 확인, New source (패리티 비트), input, output, assign, test bench 점검, 시뮬레이션 확인, new source (패리티 비트2), input., output, assign, test bench 점검, 시뮬레이션 확인
07.53분 Schematic을 이용한 Adder회로 설계
Verilog로 설계한 회로를 Symbol로 생성 후 Schematic을 이용하여 회로를 설계하는 방법을 Adder 회로를 통해 설명합니다.

New Project, New Source, input, output, always, mudule, not_gate, New Source (Schematic), Symbol 생성, Object Properties, RTL Schematic, test bench 점검, 시뮬레이션 확인, synthesize 의 중요성, New Source (Schematic), test bench 점검, New Source, schematic adder, Synthesize, RTL Schematic, test bench 점검, 시뮬레이션 확인
08.47분 Mux/Demux 회로 설계
Mux/Demux 회로를 다양한 방법을 통해 설계하고 각각의 회로에 대해 시뮬레이션을 통해 동작을 검증합니다.

Mux/Demux의 개념, New Source (Mux), input, output 선언, always, 단항 연산자, 이항 연산자, 삼항 연산자, assign, test bench 점검, 시뮬레이션 확인, RTL Schematic, New Source (Demux), test bench 점검, 시뮬레이션 확인, 코딩 수정 후 재확인
09.48분 Case문을 이용한 인코더 및 디코더 설계
demux를 case문으로 설계하면서 깔끔해지는 코딩 실습, 인코더와 디코더 회로를 다양한 방법을 통해 설계, 디코더를 삼항 연산으로 변경하는 실습하고 시뮬레이션을 통해 동작을 검증합니다.

New Project 생성, 인코더 및 디코더 설계, demux_case를 통한 설계, input, output 선언, always 선언, RTL, 시뮬레이션 확인, encoder_8x3 설계, always 선언, RTL, 시뮬레이션 확인, decoder_3x8 설계, always 선언, RTL, 시뮬레이션 확인, 주석처리, RTL
10.1시간 3분 Barrel Shifter 회로 설계
case와 casez, casex의 차이 점과 데이터 합성법, barrel shifter를 설계하고 각각을 시뮬레이션을 통해 동작을 검증합니다.

New Project, case_ex 설계, input, output, wire, assign 선언, always 선언, test bench 점검, 시뮬레이션 확인, Synthesize 경고 확인, 시뮬레이션 재확인, barrel_shifter 설계, always 선언, test bench 점검, 시뮬레이션 확인, 주석처리, 시뮬레이션 확인
11.57분 Frequency Divider 회로 설계
주파수 분주기에 대한 원리 설계, 아주 다양한 파형의 분주기를 여러 코딩 기법으로 설계, 많은 양의 출력을 갖는 분주기를 매우 간단한 방법으로 설계하는 방법을 알아보고 각 분주된 주파수 결과를 시뮬레이션을 통해 확인합니다.

New Project, clk_div 설계 (클락), input, output, always 선언, test bench 점검, clk_div 설계 (2), always 선언, RTL, test bench 점검, 시뮬레이션 확인, clk_divs 설계 (클락 분주 회로), input, output, assign, generate, RTL, test bench 점검, 시뮬레이션 확인
12.1시간 11분 Mealy 및 Moore 머신 회로 설계
상태 천이도의 개념 설명, 이를 구현하기 위해 밀리 루프와 무어 루프를 설계하고 각각의 동작에 대해 시뮬레이션을 통해 검증합니다.

New Project (FSM), New Source (mealy_state), 유한 상태 머신, mealy와 moore의 차이, mealy_state 설계, RTL, test bench 점검, 시뮬레이션 확인, moore_state 설계, RTL, test bench 점검, 시뮬레이션 확인
13.1시간 16분 Signal Generator 회로 설계
FSM을 이용한 임의로 Serial 신호를 발생시키는 로직 설계, 상태천이도 설계 과정과 문법 에러 및 단계별 시뮬레이션 검증 과정을 함께 진행하며 주의할 점과 문제를 찾아 해결하는 과정에 대해 상세히 설명합니다.

New Project (Signal Generator 설계), input output 선언, parameter (state), always 선언, test bench 점검, 시뮬레이션 확인, 코딩 수정, 시뮬레이션 확인, 코딩 수정, 시뮬레이션 확인, RTL 확인, 시뮬레이션 확인
14.53분 RAM 회로 설계 1
enable port의 입력값에 따라 read 또는 write mode로 동작하는 RAM회로 설계, 일반적인 방법과 상태천이도 설계 방법에 대해 각각 설명하고 동작에 대해 시뮬레이션을 통해 검증합니다.

RAM 설계, input output 선언, integer 선언, always, RTL, test bench 점검, 시뮬레이션 확인, RAM_FSM, RTL (FSM), test bench 점검, 시뮬레이션 확인
15.1시간 4분 ROM 회로 설계 2
Read만 가능한 일반적인 ROM 회로 설계, 사용자가 직접 데이터를 최초 1회만 저장하여 사용하는 ROM을 inout port와 FSM을 이용해 설계하고 각각의 동작에 대해 시뮬레이션을 통해 검증합니다.

ROM 설계, input output 선언, integer, initial, always, test bench, 시뮬레이션 확인, inout test 코딩, assign, test bench, 시뮬레이션 확인, ROM_FSM 설계, assign, always, test bench, 시뮬레이션 확인
16.54분 task와 function 사용
task와 function을 정의하고 이를 활용하는 방법, 덧셈/뺄셈 코드를 예를 들어 설계하면서 각각의 특징을 설명하고 주의할 점에 대해 에러와 시뮬레이션 파형을 분석하며 설명합니다.

simple_cal 설계, 함수 지정, always, RTL Schematic, 산수 공식의 위치, 에러 점검, test bench 점검, 시뮬레이션 확인, 코딩 수정, 시뮬레이션 재확인
17.54분 디지털 도어락 설계(1/4)
실생활에서 사용하는 디지털 도어락을 설계하기 위해 도어락의 동작을 Verilog로 그 동작을 표현하는 방법을 설명하고 가장 기본적인 구조부터 파악합니다.

디지털 도어락 설계의 기초, first_lv 설계, clk 변수 선언, always, test bench, 시뮬레이션 확인, middle_lv 설계, always, test bench, 시뮬레이션 확인, 코딩 수정, 시뮬레이션 재확인
18.1시간 1분 디지털 도어락 설계(2/4)
디지털 도어락 설계를 위한 사전 정의와 상태 천이도를 설명, 이에 따른 블록도를 설계, clock회로와 reset회로를 설계하고 검증합니다.

Digital Doorlock 의 기능, state diagram, 블록 회로도, Doorlock 설계 (clk_dic_sc), always, clk_div 설계, test bench 점검, 시뮬레이션 확인, reset_holder 설계, test bench 점검, 시뮬레이션 확인
19.56분 디지털 도어락 설계(3/4)
디지털 도어락의 구성 블록중에서 door_state, comparator, pw_memory 블록을 설계하고 각각의 블록을 시뮬레이션을 통해 동작 검증을 합니다.

door_state 설계, always, test bench 점검, 시뮬레이션 확인, comparator 설계, always, test bench 점검, 시뮬레이션 확인, pw_memory 설계, test bench 점검, 시뮬레이션 확인
20.1시간 18분 디지털 도어락 설계(4/4)
디지털 도어락 구성 블록의 나머지 블록인 pw_input과 open_timer 블록 설계, 모든 블록의 심볼을 생성하고 sch파일로 설계하고 시뮬레이션을 통해 비밀번호 설정, 문열림, 패스워드 오류, 비밀번호 적절성, 알람경보 기능 등을 확인합니다.

open_timer 코딩 설명, open_time test bench 설명, 시뮬레이션 확인, pw_input 코딩 설명, pw_input test bench 설명, symbols, DoorLock test bench 설명, 시뮬레이션 확인
베릴로그 스페셜 (요약정리) 특강
21.55분 1~4강 베릴로그 요약정리 특강
1강부터 4강까지의 내용을 요약하여 정리합니다.

1강 요약, 2강 요약, 3강 요약, 4강 요약
22.40분 5~8강 베릴로그 요약정리 특강
5강부터 8강까지의 내용을 요약하여 정리합니다.

5강 요약, 6강 요약, 7강 요약, 8강 요약
23.33분 9~12강 베릴로그 요약정리 특강
9강부터 12강까지의 내용을 요약하여 정리합니다.

9강 요약, 10강 요약, 11강 요약, 12강 요약
24.22분 13~16강 베릴로그 요약정리 특강
13강부터 16강까지의 내용을 요약하여 정리합니다.

13강 요약, 14강 요약, 15강 요약, 16강 요약
25.12분 17~20강 베릴로그 요약정리 특강
17강부터 20강까지의 내용을 요약하여 정리합니다.

17강 요약, 18강 요약, 19강 요약, 20강 요약

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