- 강의구성
- (25강) 전체 : 14시간 13분|평균 : 34분7초
- 이용기간 / 강사
- 2개월 / 알지오 R&D [IT]
- 수강료
- 370,000원
- 185,000원
수강 전 자주 묻는 질문
교재 없이? 초보자도 가능 한가요?
교재 없이도 동영상과 실습 자료만으로 학습할 수 있으며, 초보자도 이해하고 따라올 수 있도록 설계된 강의입니다.
알지오의 강의특징은 무엇인가요?
알지오 강의는 단순 촬영본이 아니라, 전문 편집으로 핵심만 담아 학습 효율을 높인 강의입니다.
프로그램은 어떻게 구하나요?
알지오 는 원격평생교육원 으로, 프로그램에 대한 정보는 알수 없습니다.
수강생 여러분께 감사드리며, 납부하신 수강료 일부는 매월 사회 환원 활동에 사용됩니다. 특히 소외된 이웃들에게 라면을 기부하며 작은 나눔을 이어가고 있습니다. 자세한 내용은 아래 링크에서 확인하실 수 있습니다. 알지오 사회환원 활동
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01.1시간 7분
VHDL 개념 및 기본 Gate 설계
비바도 윈도우에서 안전하게 설치, 논리 Gate의 설계 RTL도식 화면과 시뮬레이션
비바도 윈도우 설치/and gate 설계/or gate 설계/xor gate와 Gate 통합 및 RTL합성 및 도식/시뮬레이션 코딩 및 파형확인
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02.37분
여러 gate 및 드모르간 법칙
3개의 입력신호에 대한 and, or 설계방법 or, not 연산자를 이용하여 설계
three in and 코딩 및 도식/시뮬레이션 코딩 및 확인/not gate, nand_gate 코딩/시뮬레이션 코딩 및 확인
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03.45분
Bus 입·출력과 변수
Bus 입·출력 선언과 변수 선언 대해 설명하고 시뮬레이션
백터, 변수, Variable/J_EN 전역, 지역변수와 라이브러리/std logic의 기본 9가지값/프로세스 추가코딩/도식합성 시뮬레이션
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04.34분
Latch 및 D-FlipFlop 설계
Latch와 D-FlipFlop을 여러 설계방법으로 코딩, Clock 코딩의 주의사항을 설명, 시뮬레이션을 통해 동작을 검증합니다.
Latch RS Latch/시뮬레이션/D-FlipFlop/시뮬레이션
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05.42분
Generate 및 카운터 이용한 Serial to Parallel 회로 설계
플립플롭 배열을 Sturcture 기법으로 간단하게 설계, 카운터 회로를 설계, 이 두 회로를 이용하여 Serial to Parallel 회로를 설계
dff shift 코딩 및 도식/시뮬레이션/counter 코딩/시뮬레이션/stp 코딩/시뮬레이션
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06.31분
Parallel to Serial 회로 및 패리티 비트 생성기 설계
패리티 비트 생성기를 설계하고 통신에 있어서 오류를 검출하는 개념
pts 코딩/시뮬레이션/parity det 코딩/시뮬레이션
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07.53분
디자인블럭 설계
VHDL로 설계한 회로를 모듈 생성 후 디자인블록으로 회로를 설계는 방법
블록 생성 xor not xnor/디자인블록 그리기/시뮬레이션 확인 및 도면 점검/2차 디자인블록 그리기/시뮬레이션
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08.31분
Mux/Demux 회로 설계
Mux/Demux 회로를 다양한 방법을 통해 설계
mux코딩/시뮬레이션/demux 코딩/시뮬레이션
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09.30분
Case문 이용한 인코더 및 디코더
인코더와 디코더 회로를 다양한 방법을 통해 설계, demux를 case문으로 설계하면서 간단해지는 코딩 통해 동작을 검증
enc 83코딩 및 도식/시뮬레이션/추가튜닝 및 변경/dec 38 코딩/시뮬레이션/enc 102, demux again 코딩/시뮬레이션
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10.35분
Barrel Shifter 회로 설계
입력 데이터를 합성하여 사용, barrel shifter 설계와 시뮬레이션
test 코딩/시뮬레이션/BR_Shifter 코딩/시뮬레이션 1/시뮬레이션 2
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11.30분
Frequency Divider 회로 설계
많은 양의 출력을 갖는 분주기를 매우 간단한 방법으로 설계하는 방법을 설명, 각 분주된 주파수 결과확인
clk div 12 코딩/시뮬레이션/clk div 13 코딩/시뮬레이션/variety clkdiv 코딩/시뮬레이션
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12.32분
Mealy 및 Moore 머신 회로 설계
상태 천이도를 구현하기 위해, 밀리 루프와 무어 루프를 각각 설계하고 시뮬레이션 합니다
Mealy m코딩/시뮬레이션/Moore m 코딩/시뮬레이션
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13.34분
Moore 머신을 Signal Generator 설계
임의로 Serial Moore 머신을 이용, 상태천이도 설계 과정과 문법 에러 및 단계별 시뮬레이션 검증
signal gen/시뮬레이션 1차/시뮬레이션 2차/시뮬레이션 3차/시뮬레이션 완료
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14.35분
RAM 회로 설계
enable port의 입력값에 따라 read 또는 write mode로 동작하는 RAM 회로 설계, 일반적인 방법과 상태천이도 설계 방법에 대해 각각 설명하고 동작에 대해 시뮬레이션
test/RAM common/시뮬레이션/RAM moore/시뮬레이션
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15.26분
ROM 회로 설계
사용자가 직접 데이터를 최초 1회만 저장하여 사용하는 ROM Moore 설계하고 각각의 동작에 대해 시뮬레이션
ROM draft/시뮬레이션/test/시뮬레이션/ROM moore/시뮬레이션
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16.24분
부프로그램과 패키지
Function과 Procedure 정의활용 방법, 카운터 회로를 예를 들어 설계 Package로 만들어 활용하는 방법
sub simple/시뮬레이션/sub cnt/시뮬레이션
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17.34분
디지털 도어락 설계 (1/4)
첫번째 과정으로 가장 기본적인 구조부터 파악, 조금씩 기능을 추가
doorlock simple/시뮬레이션/doorlock normal/시뮬레이션
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18.16분
디지털 도어락 설계 (2/4)
reset회로를 설계하고 검증
clk divx clk div/rst holder/시뮬레이션
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19.23분
디지털 도어락 설계 (3/4)
블록을 설계하고 시뮬레이션을 통해 동작 검증
door state/시뮬레이션/comparator/시뮬레이션/pw memory/시뮬레이션
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20.34분
디지털 도어락 설계 (4/4)
pw_input과 open_timer 블록을 설계 db파일로 설계
dff pw input/open timer/도식설계 후 랜더링/시뮬레이션
- VHDL 스페셜 (요약정리) 특강
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21.26분
1~4강 VHDL 요약정리 특강
1강부터 4강까지의 내용을 요약하여 정리합니다.
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22.30분
5~8강 VHDL 요약정리 특강
5강부터 8강까지의 내용을 요약하여 정리합니다.
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23.26분
9~12강 VHDL 요약정리 특강
9강부터 12강까지의 내용을 요약하여 정리합니다.
9강 요약/10강 요약/11강 요약/12강 요약
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24.36분
13~16강 VHDL 요약정리 특강
13강부터 16강까지의 내용을 요약하여 정리합니다.
13강 요약/14강 요약/15강 요약/16강 요약
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25.42분
17~20강 VHDL 요약정리 특강
17강부터 20강까지의 내용을 요약하여 정리합니다.
17강 요약/18강 요약/19강 요약/20강 요약
